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【2h】

Improved State Integrity of Flip-Flops for Voltage Scaled Retention Under PVT Variation

机译：PVT变化下用于电压刻度保持的触发器的状态完整性得到改善

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作者
Yang, S; Khursheed, S; Al-Hashimi, BM; Flynn, D; Merrett, GV;
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作者单位

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年度 2013
总页数
原文格式 PDF
正文语种 en
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1. Improved State Integrity of Flip-Flops for Voltage Scaled Retention Under PVT Variation [J] . Yang S., Khursheed S., Al-Hashimi B.M., IEEE transactions on circuits and systems . I , Regular papers . 2013,第11期

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2. A PVT variation-tolerant static single-phase clocked dual-edge triggered flip-flop for aggressive voltage scaling [J] . Yongmin Lee, Yoonmyung Lee IEICE Electronics Express . 2019,第20期

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3. Tutorial: Design of High-Speed Nano-Scale CMOS Mixed-Voltage Digital I/O Buffer With High Reliability to PVTL Variations [J] . Wang Chua-Chin Circuits and Systems II: Express Briefs, IEEE Transactions on . 2021,第2期

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4. 20.2 Digital low-dropout regulator with anti PVT-variation technique for dynamic voltage scaling and adaptive voltage scaling multicore processor [C] . Wen-Jie Tsou, Wen-Hau Yang, Jian-He Lin, IEEE International Solid- State Circuits Conference . 2017

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6. Voltage-dependent lipid flip-flop induced by alamethicin. [O] . J E Hall 1981

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